软件标签：IC Validator
IC Validator是领先的物理验证解决方案，旨在为用户提供一个全面、高性能的工具，有效提升物理签收速度，高性能物理验证，全面提高生产力，从工艺到工艺节点，广泛的Runset 支持，增强的可扩展性，验证效率得到有效提升，先进的分布式处理算法，针对超大型的复杂项目也能在更短的时间内完成，全新版本下载，有需要的朋友赶紧收藏。
软件功能
1、 领先的性能和可扩展性
IC验证器是为大规模并行分布式处理而设计的。IC验证器具有出色的可扩展性，可扩展到2000多个CPU内核。
内置的内存感知使作业保持在机器内存资源限制范围内。IC Validator的弹性CPU管理动态添加和删除CPU。智能文件管理平衡了磁盘、内存，加速了多主机环境。
IC验证器是一种云就绪的物理签收解决方案。它安全、可扩展，并经过台积电认证。
IC Validator的智能负载共享技术持续监控作业并确定作业健康状况。崩溃的作业会在其他CPU内核上重新启动。CPU内核可以动态添加或删除，使作业能够根据作业需求和农场限制进行智能调整。内存感知调度提前估计内存需求，并根据为任何给定运行分配的硬件配置来调度作业。这意味着，即使在限制性强、负载重的计算场上，物理验证作业也始终尽可能高效地运行。考虑到当今现代芯片需要数百甚至数千个CPU，这一点至关重要。
分布式运行的弹性CPU管理为设计人员提供了对运行时期望的完全控制。在启动作业之前，不需要等待所有CPU都可用。例如，如果作业需要128个CPU，但只有16个可用，则可以使用可用的CPU立即启动IC验证器作业。当CPU可用时，可以在运行过程中动态添加更多CPU。这使设计师能够尽早开始工作并尽早完成工作。用户还可以在峰值期间向作业添加更多CPU以减少运行时间。随着运行的进行，您可以使用remove_host功能来减少CPU使用率，从而释放宝贵的服务器场资源。
2、探索者DRC
IC Validator的创新Explorer DRC技术是一种范式转变，从早期SoC集成阶段到最终的全芯片DRC签核，处理非常大、非常脏的设计。对于SoC集成期间的设计验证，Explorer DRC提供了5倍更快的运行时间和5倍更少的CPU。此外，基于热图的调试可以实现数量级的调试加速
在全芯片集成的早期阶段，一个设计通常会有100亿的DRC错误。总体设计缺陷，如块放置不正确、填充重叠，应成为最初的重点。不正确地旋转块或块重叠可能会导致数十亿次DRC违规，这对设计人员来说可能不太明显。在设计师识别出根本的设计缺陷之前，重新运行DRC可能会浪费几天时间
使用Explorer DRC进行热图调试，使设计人员能够非常快速地调试数十亿次DRC违规。用户可以在支持的布局环境中显示，也可以直接在IC验证器-可视化用户环境（VUE）热图详细信息中显示，使设计人员能够快速查明基本的设计缺陷。DRC热图为设计人员提供DRC错误类型、错误密度、错误位置和错误拥塞。
3、物理验证融合技术
IC验证器通过IC编译器II将完全签核物理验证的功能带入设计阶段，而无需强制输入和输出耗时的布局数据流。通过物理验证，Fusion、DRC和制造问题在设计周期的早期就被发现，减少或消除了接近流片的后期意外
·自动DRC修复
IC验证器与Fusion编译器和IC编译器II的无缝集成实现了创新的布局自动校正接口，该接口可识别DRC违规，包括DPT分解违规，并启动自动修复。Fusion编译器和IC编译器II应用这些校正来减轻DRC和DPT错误，然后使用IC验证器物理验证通过签核代工厂运行集进行验证。融合集成使得在整个实施过程中保持无热点设计成为可能，进一步消除了迭代。
·时间感知填充
在高级节点，填充插入是强制性的，以确保可制造性和高产量。但是过多的填充会导致耦合电容的积聚，影响时序，并导致设计的不可预测的迭代。IC验证器支持定时感知的单次填充实现，以防止此类问题。结合IC Validator的填充到目标技术，时序感知填充有效地平衡了时序和密度，并用一个步骤取代了多次填充分析迭代。在高级节点上，时序感知与基于轨迹的填充相结合，可以实现更高的填充密度，并更好地控制填充密度与时序影响
高级节点的制造通常依赖于双图案技术（DPT），该技术要求设计可分解为两个重叠的布局模式。IC验证器为双图案提供全面支持。IC验证器包括一个基于DPT规则灵活编码的原生着色（分解）引擎，并支持拼接规则等高级功能。通过融合技术，IC验证器提供签核质量分解检查和DPT冲突的自动修复。
4、全面的物理签收解决方案
Synopsys的IC验证器是经过验证的高性能和全面的签收物理验证解决方案。IC Validator深受领先半导体公司的信赖，并用于数百种生产设计，提供了一套物理验证工具，包括DRC、LVS、可编程电气规则检查（PERC）、虚拟填充和制造设计（DFM）功能
·铸造资质
全面的铸造资格认证是任何成功的物理验证解决方案的必要组成部分。IC验证器已获得所有主要代工厂的签收认证。IC Validator正在领先的代工厂的成熟工艺节点和先进的新兴工艺节点上积极用于FinFET、SOI和传统技术的生产
·模式匹配
IC验证器的模式匹配有效地扩展了IC验证器基于规则的签出引擎，用于模式驱动的验证。通过与已知有问题的布局模式库进行比较，该功能可以快速识别并自动纠正设计中的可制造性热点。IC Validator的专利模式匹配技术消除了对复杂规则的需要，并且每个模式的运行时惩罚几乎为零。IC验证器的模式匹配大大缩短了实现制造合规性的时间。
·双层、三层、四层图案
20nm及以下的制造通常依赖于双图案化技术（DPT），该技术要求设计可分解为两个重叠的布局图案。IC验证器为双图案提供全面支持。IC验证器包括一个基于DPT规则灵活编码的原生着色（分解）引擎，并支持拼接规则等高级功能。通过In-Design技术，IC验证器提供签核质量分解检查和DPT冲突的自动修复
·PERC
IC验证器PERC是一种可靠性验证解决方案，可对EOS/ESD/ERC规则进行定制检查。可编程电气规则检查（PERC）支持检查网表域检查（NDC）、混合模式检查（MMC）、电流密度（CD）和点对点电阻（P2P）。IC Validator PERC技术为可靠性验证提供了快速的性能、可扩展性和直观的调试。
PERC利用IC验证器的分层处理能力提供独特的芯片级解决方案。关键能力包括
使用StarRC提取进行电流密度检查
使用StarRC提取进行点对点电阻检查
基于电压的间距检查
所有拓扑检查
所有布局检查
·实时DRC检查
IC Validator Live DRC技术结合了签收质量几何引擎、代工厂签收运行集和支持的布局工具，以实现上下文视口DRC检查中的签收质量。Foundry签核运行集最初每个用户缓存一次，然后DRC检查将根据设计者选择的活动视口立即运行。自定义布局设计人员可以直接从布局画布运行DRC，在几秒钟内立即获得DRC反馈。这实现了交互式设计和验证流程，并提高了设计师的生产力
·完全自定义框架
IC验证器支持作业执行、布局错误形状探测、原理图交叉探测与Synopsys Custom Compiler™和支持的第三方解决方案中的可视化用户环境（VUE）的完全互操作性。使用StarRC进行布局后提取的IC验证器将向Openaccess写入逻辑提取视图。IC验证器LVS提供了StarRC用于自定义编译器集成的CustomSim RA EM/IR可靠性分析流程的理想布局提取网表
·布局可视化：与IC Workbench EV Plus集成
IC WorkBench EV Plus是一款功能强大的分层布局可视化和分析工具。它允许从小型IP块到复杂的片上系统查看、编辑和合并GDSII和OASIS布局。该工具提供了对单元格和形状的层次结构和放置的轻松调试。.
软件特色
1、通过超过2000个CPU内核的分布式处理可扩展性，实现了行业领先的物理验证性能
2、云就绪物理签收，经台积电认证
3、Explorer技术可在SoC集成期间将DRC验证速度提高5倍
4、弹性CPU管理动态添加和删除CPU
5、现场和路线内的物理验证融合，实现自动DRC修复、定时感知FILL和工程变更单（ECO）功能
6、基于LVS感知仿真的寻短仪
7、与StarRC™寄生提取、Custom Compiler™全定制设计环境和其他第三方布局工具集成，以提高设计人员的工作效率
8、实时DRC，用于在全定制布局设计工具中动态检查签核质量DRC
9、可编程电气规则检查（PERC），用于定制EOS/ESD/ERC规则检查
10、在具有最广泛资格和运行集可用性的领先铸造厂获得签收认证
闪电小编说明
业界最佳的分布式处理可扩展性，支持超过2000个CPU核心。其性能与可扩展性已助力业界最大晶圆级芯片完成设计规则检查（DRC）、版图与原理图对比（LVS）及虚拟填充处理，这些芯片包含数十亿晶体管，且能在同日完成处理。
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