Synopsys StarRC vX-2025.06 Linux

1、益处 

•铸造金标准，具有最广泛的资格和采用率，可实现提取精度 

•先进建模领域的领导者，包括FinFET和10nm/7nm/5nm/3nm及以上的颜色感知多图案。 

•通过多核分布式处理和同时多角提取，实现了栅极和晶体管级提取的高性能和容量 

•与业界领先的Synopsys IC Compiler II和Synopsys PrimeTime解决方案紧密集成，实现更快的全流程ECO周转时间 

•统一的Rapid3D快速场求解器，用于关键网络、IP和自定义电路提取 

•先进的网表缩减功能，可加快模拟周转时间 

•用于高频数字RLC时钟网络分析的电感提取 

•用于插入器和堆叠管芯技术的3DIC提取解决方案 

•与新思集成电路验证器物理验证解决方案、新思PrimeSim电路仿真技术、新思定制编译器设计环境和其他第三方实施和定制设计解决方案集成，以提高设计人员的工作效率

2、高级过程建模

在每个新技术节点引入的工艺变化和新的寄生效应的增加大大增加了设计挑战。40nm和28nm的工艺技术提高了各种物理效应，这些效应曾经被认为是影响电路行为的主要因素的次要因素，如果没有准确建模，可能会导致性能下降、硅故障和产量降低。Synopsys StarRC提供的一些典型工艺建模功能包括基于岩性的提取和化学机械抛光（CMP）的厚度变化提取，以及微负载效应和低K电介质损伤的建模。对于晶体管级电路建模，栅极到接触电容、栅极到扩散电容和接触蚀刻效应是Synopsys StarRC精确建模的一些器件寄生效应，以提高签收完整性，另外还有一个好处，即在布局环境的背景下建模，以获得更高的精度。此外，工艺技术的显著变化，如20nm的双图案光刻、16nm/14nm的FinFET晶体管架构、10nm/7nm的多图案光刻，以及10nm和7nm的FinFET架构的进一步增强，都需要考虑一系列全新的复杂效应，这些效应对提取、时序分析和设计鲁棒性有更大的影响。寄生建模和提取结果的准确性比以往任何时候都更有助于整体设计的完整性。

3、20nm双图案化技术（DPT） 

在20nm处建模，双图案化引入了显著的电容变化，这是一种制造策略，在两个单独的掩模步骤中创建单层上的金属线，以实现更精细的金属间距。图案之间的错位导致相邻金属线之间的耦合电容在一个方向上增加，在另一个方向下减少（图2a）。Synopsys StarRC采用一种新颖的建模技术对这些电容变化进行建模，确保在保留现有签收流的同时准确考虑这些影响。

4、FinFET建模 

16nm/14nm FinFET晶体管架构带来了更根本的变化。与平面晶体管相比，FinFET能够更好地控制源极-漏极沟道，因为栅极在三侧包围沟道，从而产生更高的迁移率、更大的驱动强度、更低的开关电流和更低的漏电流。但是这种多栅极、非平面架构也引入了更复杂的共垂直几何形状和许多新的电容元件，由于它们对电路性能的影响，必须精确提取这些元件。Synopsys StarRC使用源自Synopsys QuickCap®NX场求解器技术的独特详细FinFET物理剖面，对布局相关的中线（MEOL）寄生效应进行3D建模（图2b），以提高精度。在10nm和7nm处，FinFET引入了新的材料和几何形状，以降低工作电压，同时提高晶体管性能。由于其先进的建模解决方案，Synopsys StarRC是代工厂和IP开发人员的首选提取工具，用于模拟新的寄生效应并确保FinFET器件的正确表征。

5、10nm/7nm多重图案化建模 

在10nm和7nm处，必须分辨出比20nm更精细的金属间距几何形状，使用三个或更多掩模层的多重图案化。这需要一个更复杂的电容变化模型，该模型需要正确识别每个导体的印刷掩模层或“颜色”，并考虑相邻金属线宽和间距效应（图3）。Synopsys StarRC的10nm和7nm提取解决方案具有完全的颜色感知能力，并包括更新的互连技术格式（ITF）结构，以支持与一系列10nm和7nm代工厂多图案光刻策略相关的所有蚀刻效果

6、5nm/4nm/3nm节点建模 

Synopsys StarRC已获得所有主要代工厂的全面认证，适用于5nm、4nm和3nm的所有工艺类型，包括Gate all Around器件。这些先进的技术节点要求StarRC支持通孔位置相关的MOS栅极电阻调整、MOL层凹陷建模和5维LEE建模。在较低的个位数纳米节点上，Synopsys StarRC可以有效地处理具有不同电阻分布但具有相同电容分布的多个导体，以确保卓越的TAT。导体的缩放显著增加了较低导体的电阻，Synopsys StarRC的特殊断裂、类似于Synopsys QuickCap NX的节点生成和通孔位置感知电阻分布实现了精确的布局后时序和可靠性分析

7、3DIC建模 

Synopsys StarRC还支持堆叠管芯和硅插入层3DIC技术的提取（图4）。Synopsys StarRC提取每个管芯上的硅通孔（TSV）和衬底、TSV-TSV电容耦合、硅中介层、微凸块结构和布线层。StarRC支持将基板建模为浮动或接地。Synopsys StarRC通过Synopsys的互连技术格式（ITF）对硅通孔和基板的提取和建模已通过几家主要代工厂的认证，并在其3DIC参考流程中有所体现。

8、多核分布式处理 

由于对更高生产率的广泛需求，多核处理器硬件已经变得普遍。绝大多数设计工作都在由多核机器组成的计算场上运行，IC设计师寻求能够充分利用其硬件网络潜力的设计工具。Synopsys StarRC的多核技术与流行的商业网格计算管理软件无缝协作，以最大限度地提高多核处理器和多处理器计算场的效率，从而充分利用可用硬件。Synopsys StarRC每CPU核提供高性能，16核可扩展12倍，32核可扩展20倍以上。此外，Synopsys StarRC多核分布式处理提供了易于设置的计算资源分配、多核自动设计分区、平衡负载共享和自动故障恢复，以实现卓越的容错服务器环境

9、同时多角提取 

在20nm及以下的技术节点中发现的工艺变化的增加和工艺几何形状的减少导致了需要分析的提取角数量的显著增长。这反过来又对设计师的效率产生了重大影响。为了缓解提取角增加导致的周转时间（TAT）增加，Synopsys StarRC提供了超可扩展的同时多角提取，在所有提取角都可以在一次运行中进行分析。对于传统上并行执行多个提取运行的设计人员来说，在一次运行中使用SMC和聚合硬件资源时，可以实现高达3倍的运行时加速。当将总提取运行时间与单个SMC运行时间进行比较时，那些在资源有限的环境中运行串行提取的人将看到更大的TAT优势。在2M到300M实例的设计中，可以看到2-3X的运行时加速。Synopsys StarRC的超可扩展多核技术支持使用100多个CPU核，以加快大型设计的速度。SMC的磁盘使用率也显著降低，通常降低75%或更多，具体取决于提取的角点数量。Synopsys StarRC的SMC功能可用于栅极级和晶体管级提取。

10、快速ECO提取 

ECO定时关闭循环已成为设计师的一个重要TAT问题。最终的设计优化可能只影响芯片的一小部分，这会在流片调度中引入长时间的延迟。为了尽量减少这些提取变化的影响，Synopsys StarRC快速ECO提取允许设计人员仅提取受ECO变化影响的网络，而不是重新分析整个设计。Synopsys StarRC快速ECO提取可实现高达5倍的提取TAT，同时保持与完全提取相同的签收精度。Synopsys StarRC还与Synopsys PrimeTime STA解决方案和Synopsys Fusion编译器RTL到GDSII解决方案紧密集成，使设计人员能够在整个数字实施和签收流程中实现更快的ECO周转时间。Synopsys Fusion编译器直接用ECO数据库更改更新Synopsys StarRC，以更快地识别受ECO影响的网络。Synopsys PrimeTime还可以直接从Synopsys StarRC读取黄金寄生数据（GPD），无需Synopsys StarRC生成单独的SPEF网表并将其输入Synopsys Prime Time。

11、高频时钟网电感提取 

电感效应对于高频低电阻网络的建模变得越来越重要，例如那些在上层金属上布线的高性能时钟。电感对时钟网络的影响包括陡峭的边缘速率、推出延迟以及电压下冲和过冲。Synopsys StarRC的电感提取功能对具有预定义电源/接地网屏蔽的时钟网络上的电感进行建模，并将电感值包含在详细标准寄生格式（DSPF）网表中，以进行仿真分析。电感提取与RC提取从相同的Synopsys StarRC接口调用，并使用标准铸造技术文件进行输入。使用此功能提取的电感值与FastHenry的相关性在10%以内，确保了高精度和高生产率

12、高精度快速场解提取 

对于时钟网络、存储器、模拟/混合信号/RF、高速数字、标准单元和其他IP设计等对时间敏感的实现，精度是一个不可谈判的设计标准。这种关键IP和电路的设计者通常需要现场求解器级别的精度以及快速的周转时间。Synopsys StarRC提供集成的快速场求解器提取，Rapid3D结合了Synopsys QuickCap NX技术，可实现业界最高精度的3D提取。它结合了场求解器算法的最新进展，在提供黄金精度的同时提供最高性能的3D提取。嵌入式Rapid3D技术补充了Synopsys StarRC的主要提取引擎，用于关键电路的三维自电容和耦合电容提取。在单一Synopsys StarRC环境中，用户可以提供需要最高精度进行电容提取的网络列表。该工具不仅提取规则流中的网络，而且还根据用户指定的网络创建设计子集，使用场求解器技术提取。生成了一个合并的网表，其中包括高精度场求解器提取的网（图5）

13、Synopsys PrimeSim电路模拟器和Synopsys PrimeSim可靠性分析集成 

每生成一代新工艺，布局后仿真运行时间都会增加2-4X。需要更准确和有效的寄生提取来加速模拟并满足流片时间表。Synopsys StarRC提供与Synopsys PrimeSim电路模拟器的无缝集成，并提供广泛的创新功能，以提高模拟性能和容量，同时保持签收精度。Synopsys StarRC与PrimeSim的独家接口包括主动节点提取、具有分层回注释的布局后加速和电网优化。这两个工具之间的集成使定制IC和存储器设计的仿真性能提高了10倍以上。 

对各种集成电路的低缺陷率和长期可靠性的需求为设计闭合过程增加了另一层复杂性。Synopsys PrimeSim可靠性分析解决方案为电迁移/IR压降分析、高西格玛蒙特卡罗、MOS老化和模拟故障模拟提供了全面的解决方案。Synopsys StarRC理解设计拓扑的独特能力使其能够根据Synopsys PrimeSim RA要求提取任何模拟设计的导体和通孔元素，以支持鲁棒性分析（缺失通孔、静态IR等）、可靠性分析（电迁移、自热分析、多模式分析）和热分析

14、定制AMS设计平台集成 

Synopsys StarRC与Synopsys自定义编译器环境和Cadence®Virtuoso®模拟设计环境（ADE）集成，用于自定义AMS和自定义数字设计。Synopsys StarRC和Synopsys自定义编译器为用户提供了OpenAccess接口的独特优势，以及使用通用数据流的Synopsys CustomDesign系列解决方案的易用性。Synopsys自定义编译器用户可以在工作时直接从布局画布上使用Synopsys StarRC测量寄生。这通过在布局早期发现寄生问题缩短了设计闭包的时间。Synopsys自定义编译器用户还可以使用Synopsys StarRC和Synopsys IC Validator的“部分布局提取”流程，这使设计人员能够在布局完成之前进行早期寄生模拟。对于Virtuoso环境，Synopsys StarRC为网表和仿真生成OpenAccess或Cadence DFII数据库寄生视图，与ADE中使用的常见网表接口兼容。 

Synopsys StarRC在寄生视图或匹配的原理图视图中提供完整的寄生探测功能（图6）。寄生探测器允许用户交互式地观察点对点电阻、总净电容、网对网耦合电容以及原理图和寄生图之间的交叉探测。它还提供了将探测到的寄生输出到ASCII报告文件的能力，以及将寄生视图总电容值注释到相关原理图的能力

15、过程建模 

•10nm/7nm颜色感知多图案 

•通过覆盖电阻变化建模 

•FinFET 3D建模 

•颜色感知双图案 

•沟槽接触建模 

•高频时钟网络的电感提取 

•嵌入式3D场求解器 

•3DIC、硅中介层TSV建模 

•通过蚀刻建模 

•宽度和间距相关的厚度变化 

•基于密度的厚度变化 

•宽度和间距相关的每平方阻力（RPSQ）变化 

•RPSQ随硅宽度的变化 

•非线性RPSQ变化 

•梯形多边形支撑 

•铜互连、本地互连建模 

•低K电介质、绝缘体上硅（SOI）建模 

•共形电介质工艺支持 

•通过拔帽 

•层蚀刻效应 

•导电层和通孔的温度依赖电阻建模 

•支持背景电介质 

•通过电阻建模实现非线性 

•45度路由支持 

•支持多层和层内电介质 

•支持共垂直导线 

•支持非平面化金属

16、生产率和易用性 

•多核分布式处理 

•同时进行多角提取 

•快速提取ECO，减少ECO TAT 

•时钟电感提取 

•与Synopsys PrimeTime和Synopsys Fusion编译器集成，以减少ECO TAT 

•Synopsys PrimeSim电路仿真集成 

•自定义布局环境集成 

•物理实施接口（GDSII、LEF/DEF、NDM） 

•新思科技PrimeTime的黄金寄生数据（GPD）接口 

•虚拟金属填充，实现精确的设计电容 

•金属填充物重复使用，以减少ECO TAT 

•分层布局与原理图（LVS）和高级设备参数ADP提取流程 

•主动节点提取 

•选择性器件寄生处理 

•灵活的寄生减少 

•自动电网提取优化（TARGET_PWRA） 

•透明的模拟设置 

•许可证排队

闪电小编说明：