软件标签：Synopsys Euclide
Synopsys Euclide是专为芯片设计人员和验证工程师设计的集成开发环境。具有动态增量编译、精化、伪合成和规则检查功能的工具，所有这些都集成到编辑器中，并在几秒钟内提供反馈。使用Euclide的工具集，您可以立即将设计和测试台中的实现错误最小化，从而大大提高项目收敛速度并消除不完整的代码。 该工具设计简单直观，提供无与伦比的用户体验，允许立即轻松上手，并确保初学者快速学习曲线。
功能特色
1、 最快的设计规则检查器和无与伦比的测试台Linter
使用在键入代码时动态运行的全面规则检查，立即将实现错误最小化，通常需要几秒钟才能产生反馈。避免许多不必要的模拟和冗长的调试会话。通过发现掩盖相应RTL错误的测试台错误来防止重新旋转，否则这些错误会进入硅。
•在键入代码时实时运行，通常需要几秒钟才能产生反馈
•直接标记在相关代码上的错误和警告
•每个项目、文件集或用户都可以轻松配置规则和严重性
•灵活高效的黑拳和豁免机制
•执行数百次设计和测试台检查，包括：
–综合性和综合结果，如组合回路、锁存器、时钟/复位相关问题等。
–驱动器/负载违规
–Time-0过程代码分析，例如检测无法访问的过程代码、“null”类实例访问、动态强制转换
失败、越界访问、无休止的循环/递归等。
-分配、端口连接、函数调用等中的宽度不匹配和其他数据类型不匹配。
–SVA检查
–VCS®、ZeBu®、Design Compiler®NXT的合规规则
–VCS仿真和ZeBu仿真的性能规则
–非UVM规则
-合规、不正确、弃用或可疑的代码
-约束检查-方法重写和实现不一致或不规则
–强大的自定义方法规则
2、 加速编码
为您的团队提供广泛的工具集，使他们能够加快编码速度并提高代码质量。
•特定上下文的自动补全和内容辅助
-引用信号、参数和结构/类成员
–使用所有参数和端口实例化模块和接口
–使用所有参数调用函数和任务
–添加重写并提供类方法的实现
–调用外部VIP和UVM/OVM/VMM库的API
•可配置的代码模板
•代码格式化程序（例如自动缩进、垂直对齐等）
•整个项目的代码重构
–快速修复检测到的问题（例如，在实例化中添加缺少的端口，为隐式连接添加声明等）。
3、 代码审查和导航
通过无与伦比的用户体验和广泛的代码检查和导航工具探索和阐明您的代码。
•设计层次树视图
•UVM环境层次树视图
•快速导航到标识符声明，查找标识符的所有引用，并在整个设计过程中跟踪信号驱动和负载
•查看数据类型和参数的层次依赖值
•语义着色
•高级语义搜索
•文件大纲（如目录）
4、 集成开发环境（IDE）
享受与版本控制、错误跟踪、任务管理、EDA工具等的集成和无缝兼容性。
•基于Eclipse的环境
•与版本控制工具自动集成
–自动存储库检测
–使用版本控制功能（如手动文件冲突解决或
同一文件的不同版本之间的比较
•C项目集成
–使用包含以下内容的文件列表自动设置统一的Verilog+C项目
–超链接DPI方法声明和实现
•集成任务管理功能
•与bug跟踪工具集成
Synopsys的Euclide解决方案与Synopsys Verification Continuum平台的其余部分兼容并集成：
•从其他工具的设置中立即提升欧几里德
–从模拟设置加载欧几里德
•检查规则以确保工具兼容性并提高工具性能
–VCS合规性和性能
–ZeBu合规性和性能
–设计编译器NXT合规性
•从Euclide运行其他工具，从其他工具运行Euclide
–运行VCS和Verdi®
–在Verdi中调试并在相同的位置和层次结构上运行Euclide
闪电小编说明：
Synopsys Euclide有助于缩短项目时间，避免重新旋转，提高代码质量，减少芯片面积和功耗。提供快速RTL和试验台检查、加速编码以查看、审查和导航，Synopsys Euclide IDE简化了RTL代码编写，提供实时错误检测，并优化了SystemVerilog和UVM开发中的设计和验证流程的代码。
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