软件标签：Cadence INNOVUS
Cadence INNOVUS破解版是新一代的物理设计实现解决方案，实现系统具备的几项核心技术可以帮助物理设计工程师在满足功耗/面积预算要求下实现最佳的性能、或者在满足频率指标的同时确保功耗/面积最小。用于在多核工作站上处理大型设计和支持多线程以及通过计算机网络进行分布式处理的大规模并行架构。新的基于 GigaPlace™ 求解器的布局技术，它是松弛驱动和拓扑、引脚访问、和颜色感知，以提供最佳的流水线布局、线长、利用率和 PPA。高级、多线程、层感知优化引擎，由时序和功率驱动以降低动态和泄漏功率。 独特的并发时钟和数据路径优化引擎，以降低功耗获得更好的跨角可变性和性能。 具有跟踪感知时序优化的下一代松弛驱动布线，可在早期解决信号完整性并改善布线后相关性。全流程多目标技术以支持并发电气和物理优化。 通过通用 UI 和用户命令实现可定制的流程，涵盖综合、实施和签核，并提供可靠的报告和可视化，有助于提高设计效率和生产力
功能特色
1、新的松弛驱动的放置技术
Innovus 实施系统采用新的 GigaPlace 引擎，它改变了放置的方式并增强了 PPA。布局传统上是“时序感知”和“轻微”与实现系统中的其他引擎集成，例如时序分析和优化。另一方面，GigaPlace 引擎是松弛驱动和紧密集成的。通过这种方法，引擎通过建立路径的松弛轮廓并根据这些时序松弛执行布局调整，帮助将单元放置在时序驱动模式下 GigaPlace 引擎对精确的电气约束和物理约束进行建模，例如布局规划、路由拓扑- 基于电线长度和拥塞。它还集成了 Cadence 的时序和功率驱动优化引擎的数学模型，这是 Innovus 实施系统的另一个组成部分。这种集成使电气和物理指标的并发、收敛优化成为可能。您还可以从电气约束中自动提取设计意图，从而更好地优化物理指标。
Innovus 实现系统具有全局优化策略和新颖的数值求解器，可避免局部最小值的陷阱。这避免了流程不同步骤之间代价高昂的设计迭代，并以最佳 PPA 实现更快的设计收敛。
除了解决重叠和线路长度之外，GigaPlace 引擎还解决了由门延迟、错误/多周期路径、层分配和拥塞时序效应驱动的松弛问题。因此，您可以获得更好的总负时差 (TNS)/最差负时差 (WNS)、线长、拥塞、扩展和功率。综上所述，GigaPlace 引擎是：
• 电驱动，解决多模/多角 (MMMC) 松弛、偏斜和功率
• 物理驱动，考虑路由拓扑、层、颜色和引脚访问
• 优化驱动，考虑门的大小和缓冲
引脚访问已成为新的设计闭合指标。 GigaPlace 引擎，如图 1 所示，考虑引脚密度，提供自适应引脚访问流，根据相邻实例的引脚访问限制自动分隔单元格，而不仅仅是高局部引脚密度。该工具中的专有算法全局规划了路由器将如何访问每个引脚（这是基于实例，而不是库单元）。 GigaPlace 引擎具有考虑更多设计规则检查 (DRC) 规则和预布线的单元扩展成本函数。优化成本函数同时考虑水平和垂直单元格扩展，并且在合法化过程中存在行内空间杂耍功能。
GigaPlace 引擎采用自动密度屏幕技术，通过在平面图引起的高流量区域自动添加密度屏幕，简化了解决拥堵的过程。该算法分析平面图、流量模式和拥塞图，以使标准小区远离拥塞区域，例如窄通道、槽口和宏边界。这有助于减少拥堵，而无需您自己添加这些密度屏幕
2、高级时序和功率驱动优化
通过其路由感知优化功能，Innovus 实施系统中的下一代多线程高级时序和功率驱动优化引擎可以：
• 识别长时间关键网络
• 查询新的拥塞跟踪基础设施，以确保上层有可用空间
• 在上层重新缓冲这些网络
为了改善时机
借助这些功能，您可以在整个布线前优化流程中维护关键层分配。这些分配被传递到系统的下一代大规模并行全局布线引擎，以便最终布线也将具有正确的层分配。
优化引擎还有助于降低动态和泄漏功率，同时促进最佳性能。系统内部的决策引擎利用丰富的功率感知转换库来逐步执行可用选项并在不影响时序的情况下回收功率。
这最大限度地减少了泄漏，以及全局内部和开关功率。
该引擎支持多种格式：VCD、TCF、SAF 和 SAIF。如果切换活动数据不可用，则引擎采用基于概率的传播。
因此，引擎在寻找最佳功率解决方案以降低 SoC 的功率而不影响性能或面积方面做出最佳判断。
3、使用真正的多线程进行时钟并发优化
Innovus 实现系统具有下一代时钟并发优化引擎，具有真正的多线程、增强的有用偏斜和流集成。该引擎将物理优化与时钟树综合 (CTS) 相结合，同时直接基于传播的时钟模型构建时钟并优化逻辑延迟。所有优化决策都基于真实的传播时钟，并考虑了时钟门、时钟间路径和片上变化 (OCV) 降额。
实现系统中的新 FlexH 功能提供了一种拓扑结构，该结构在拓扑上尽可能接近 H 树，并在不同的软约束和硬约束之间进行权衡。此功能将 H 树方法民主化到现实世界的 SoC 设计环境中。
如果没有此功能，设计人员通常会使用网格或手工创建的树——架构受限且耗电的方法。 FlexH 功能采用先进的启发式搜索算法，该算法探索数百万种不同的可能树结构，以找到避免阻塞和电源轨之间的最佳折衷方案。该算法遵守分区、模块和功率域约束，并优化插入延迟、功率和偏斜
4、路由和互连优化引擎
Innovus 实施系统具有经过验证的布线和互连优化引擎，可促进在时序、面积、功率、信号完整性和制造目标方面的总体布线收敛。 该引擎采用大规模并行架构，提供全流程时序关联、确定性多线程和灵活的 2D/3D 拥塞模式。
早期全局路径 (eGR) 功能进一步改进了 TNS 和 WNS，以及可预测的设计收敛。 路由和互连优化引擎还：
• 在详细路由之前修复信号完整性问题
• 减少布线前和布线后之间的时序跳跃
• 允许更改网表和单元位置
NanoRoute™ 工具还提供结构化布线功能，可用于选择性预布线、屏蔽和高频总线布线，以及具有长度/电阻匹配要求的网络。
5、加速TAT
Innovus 实施系统通过各种功能加速数字设计 TAT，包括其全流程大规模并行架构。该架构支持在多个 CPU 上同时执行多线程任务，其设计使得系统可以使用标准硬件（通常每盒 8-16 个 CPU）生成一流的 TAT。此外，对于具有更多实例数的设计，流可以在更多 CPU 上进行扩展。系统先进的时序和功率驱动优化引擎提供线程化 MMMC 时序。随着 MMMC 视图数量的增加，引擎提供了亚线性加速。
系统的布线引擎设计为在额外的 CPU 上处理布线和布线后闭合——如果需要更大的设计，则超过 100 个。
在其处理速度的支持下，路由引擎会根据对时序、面积、功耗、可制造性和良率的影响同时评估和优化互连拓扑。凭借其按构造校正的方法，该引擎可以即时解决潜在的双图案冲突，以创建第一次对双图案和 DRC 正确且面积效率更高的布线拓扑。引擎配备确定性多线程背板，提供全流时序关联，并提供灵活的2D/3D拥塞模式。它还具有基于轨道的优化算法，可在详细布线之前修复信号完整性问题，减少布线前和布线后之间的时序跳跃，并实现更快的设计收敛。
6、高级节点实现功能
Innovus 实施系统具有完整的功能集，可满足在高级 FinFET 节点上实施所需的要求。特殊功能可用于在布局规划阶段的早期处理宏和标准单元的布局需求。布局引擎已更新以处理高级节点库的引脚访问要求，NanoRoute 工具可以处理和优化自对准双图案化技术的布线。新的 Via Pillar 插入流程和方法使您能够在满足电迁移要求的同时提高性能。
更新的优化引擎可以准确地模拟低电压效应，以提供接近签核质量的静态时序结果，从而加快设计收敛速度。
7、易于使用的通用用户界面
Innovus 实现系统与 Cadence 的 Tempus™ 静态时序分析、Quantus™ 提取和 Voltus™ 电源完整性技术集成，因此您可以在物理实现的早期阶段准确地对时序、寄生效应以及信号和电源完整性问题进行建模。这有助于更快地收敛这些电气指标，从而加快设计收敛。
该实施系统具有与 Cadence 的 Genus™ 综合解决方案和 Tempus 时序签核解决方案的通用 UI。该系统简化了命令命名，并在这些 Cadence 数字和签核工具之间调整了通用实施方法。例如，设计初始化、数据库访问、命令一致性和度量收集的过程都得到了精简和简化。此外，还添加了更新和共享的方法来运行、定义和部署参考流。这些更新的界面和参考流通过在核心实现和签核产品之间提供熟悉的界面来提高生产力。您可以利用始终如一的强大 RTL-to-signoff 报告和管理，以及可定制的环境
闪电小编说明：
在高级节点上，功耗、性能和面积 (PPA) 与设计周转时间 (TAT) 之间存在着深刻的冲突。 新的物理和电气设计挑战出现，FinFET 等结构产生了新的考虑。 为了保持竞争力，您不能对 PPA 或 TAT 进行任何权衡。 借助 Cadence® Innovus™ 实施系统中可用的特性和功能，您将不必这样做。软件无法下载？不知道解压密码？微信关注订阅号"闪电下载"获取
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