Cadence Physical Verification System (PVS) 22.20.000 Linux

Cadence Physical Verification System (PVS)是用于更快进行芯片设计、调试、验证和签收的解决方案！它主要用于产品开发的初始阶段，及早地发现并修复错误，以强大直观的交互式调试解决方案减少调试时间，准确模拟和验证，支持先进的工艺节点技术（如双图案化、3D-IC和先进的器件提取），并将物理验证技术扩展到设计可靠性检查和约束验证中。支持先进工艺节点设计的创新技术，以及分布式处理能力，在无需专门修改硬件条件的情况下大大提高吞吐量。充分理解并实现设计意图，满足客户要求，交付高品质产品，并在整个过程中极大降低生产风险，提高生产力。

1、交互式和批量验证 

Physical Verification System (PVS) 适用于交互式和批处理模式。交互式物理验证集成在Virtuoso和Encounter平台中，帮助设计师保持设计意图，以确保设计融合。PVS也在DFII和OpenAccess环境中运行。此外，PVS与Cadence QuickView布局和制造数据查看器无缝集成。它还可以独立运行以验证完成的芯片。

2、Virtuoso DRC 

传统的DRC使用模型涉及封装布局（即GDSII）和调用DRC运行。这需要数据准备、启动作业，然后将任何错误数据/标记推回布局视图。Virtuoso DRC是一种新功能，它以实时模式将PVS DRC技术与维塔索布局套件集成在一起。这种方便的使用模型使布局设计人员能够在完成每次编辑时使用签核级DRC甲板运行DRC。 

布局设计师还可以利用这项技术，通过使用OA技术文件进行交互式编辑检查。通过使用完全符合铸造厂标准的签核平台，可以在块和芯片级别进行完全签核验证，并且可以从Virtuoso存储空间运行。使用Virtuoso DRC，布局设计人员可以在Virtuosu环境中执行设计、实现和内存中的签核检查。通过对编辑几何形状的正确构造和动态检测/验证，这种DRC技术加快了周转时间，为布局设计师带来了签核信心，并最终提高了设计质量。

3、可编程电气规则检查器 

PVS可编程电气规则检查器（PERC）降低了低可靠性的风险，并提供了一个平台，将设计者的意图转化为一组规则。PERC在整个开发过程中，在布局前和布局后阶段使用设计者的规则。它在开发的早期阶段识别出具有高可靠性风险的地方，并检查用于降低可靠性风险的解决方案是否满足设计人员基于网表和基于布局的要求。 

PVS PERC可用于查找未受ESD保护的器件和焊盘，检查ESD保护结构，以及查找跨电源域接口结构并对其进行检查。PERC可用于在预布局阶段发现常见错误（如浮栅或禁止的电源域）。它还可以用于验证第三方IP块是否满足设计者的可靠性标准。

4、约束验证器 

PVS约束验证器通过在IC开发过程的早期阶段检测设计错误，并在最后阶段验证设计，缩短了总周转时间并提高了设计质量。这个新的PVS工具能够根据指定的约束验证创建的布局的正确性。例如，所有应该对称布线的网络是否确实对称，或者是否考虑了光环距离。约束验证器可以在实现阶段检测到传统工具仅在最后一个寄生提取阶段才会发现的错误（即受邻居寄生效应影响的对称布局）。约束验证器也用于Cadence混合信号流中，以确保路由器正确实现混合信号路由集成约束。 

5、可预测的调试周期 

设计人员经常在设计规则检查（DRC）和布局与原理图（LVS）调试上花费更多时间。不可预测的调试时间可能会导致进度延迟，从而导致产品收入损失。PVS提供了两种创新的调试解决方案，帮助设计人员在可预见的时间内发现并修复设计问题。 

6、交互式短定位器 

短路，尤其是电源/接地短路，是最困难的调试问题。PVS交互式短定位器便于单程短隔离，提供高效直观的LVS调试解决方案，帮助设计人员快速检测和解决短问题。一旦第一个结果可用，设计人员就可以在运行过程中开始调试分析。 

7、图形化LVS调试 

确定复杂LVS不匹配的原因非常耗时。PVS图形LVS调试解决方案加速了单元/块设计中复杂LVS失配的识别。通过在一致和简化的图形视图中显示所有错误和警告，用户可以轻松调试复杂的LVS不匹配，并识别原理图和布局信息之间的差异。PVS还具有业界首个基于Verilog兼容网表的LVS调试功能。

8、错误结果可视化和管理 

PVS结果管理器提供了一个易于使用的交互式错误导航系统，可以有效地审查、放弃和纠正物理验证问题。结果管理器可以在Virtuoso和Encounter环境中启动。具有高性能、高容量设计数据查看器的接口——Cadence QuickView——使PVS用户能够高效地调试设计文件大小在数十GB范围内的超大系统级芯片（SoC）设计。 

9、设计吞吐量的竞争性能 

PVS提供的多处理器性能与其他物理验证解决方案极具竞争力。大型设计还可以利用PVS分布式多线程处理架构，该架构利用低成本、现成的计算平台来大大提高设计吞吐量。 

10、与行业标准格式的兼容性下降 

所有PVS规则文件和输出文件都与行业标准格式兼容。这使得PVS用户能够利用他们在规则组和基础设施方面的现有投资，减少翻译或脚本的工作量。规则组在PVS上本机执行，PVS以直观、可预测和熟悉的方式报告设计错误。这大大加快了工具和流程的验证和集成。 

11、QRC流兼容性 

PVS可以通过简化布局后模拟流程来加速物理验证周期。它支持Cadence QRC提取流程，并提供TECHLIB设置功能，使PVS-QRC寄生提取流程易于使用。为SPICE、SPEF、DSPF和QRC Extraction的提取视图输出提供GUI和批处理支持。 

12、已准备就绪、经过生产验证的解决方案 

PVS经过生产验证，在多个铸造厂的先进纳米工艺技术中有数百个成功的客户流片。

集成了行业标准的Cadence Virtuoso®定制/模拟、Cadence Innovus™数字设计和混合信号流。这为您提供了一个与所有Cadence工具集成的端到端设计和签收物理验证解决方案。 可靠的解决方案，具有生产证明的准确性 ，用于实施和预流片签收的单一供应商解决方案 ，通过与Virtuoso和Encounter设计流程的集成，从设计到签收的周转时间会大大缩短。
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