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ALINT-PRO破解版是领先的设计规则检查(DRC)工具，具有基于RTL和SDC源执行分析的静态设计验证功能，无需复杂设置。包括用于安全关键设计的专用规则集，以符合DO-254指南。包括实施行业最佳的规则集RISC-V设计社区的实践和指南。提供用于有效的问题分析、图形形式的违规路径表示和时钟域突出显示的原理图可视化功能，提供CDC和RDC验证，使用可在同一产品中获得所有RTL和CDC/RDC检查ALDEC_CDC规则插件，提供最佳的linting结果。此外，在RTL设计阶段检查来自外部端口的时钟和复位可控性的DFT验证，简单的设计设置（重复使用现有约束）有助于创建初始设计约束，并可通过正确验证IP、行为模块和黑盒来提高分析质量
功能特色
1、静态设计验证
ALINT-PRO™是针对用VHDL、Verilog和SystemVerilog编写的RTL代码的设计验证解决方案，专注于验证编码风格和命名约定、RTL和综合后仿真不匹配、平滑和优化综合、正确的FSM描述、避免进一步设计阶段的问题、时钟和复位树问题、CDC、RDC、DFT以及可移植性和重用的编码。该解决方案基于RTL和SDC™源文件执行静态分析，在设计周期的早期发现关键设计问题，从而显着缩短设计签核时间。在RTL仿真和逻辑综合阶段之前运行ALINT-PRO可防止设计问题蔓延到设计流程的下游阶段，并减少完成设计所需的迭代次数。
2、DRC和CDC/RDC分析的单一框架
ALINT-PRO具有精心设计的直观框架，它提供了用于高效设计分析的功能，包括RTL原理图查看器、FSM查看器、时钟和复位查看器、控制原理图查看器、详细说明查看器、违规查看器以及CDC查看器等特殊工具，用于时钟和复位域交叉分析的RDC查看器和CDC原理图。
通过读取外部项目文件格式（Aldec Active-HDL、Aldec Riviera-PRO、Xilinx Vivado、Xilinx ISE、英特尔Quartus）、解释典型仿真脚本（兼容命令，如vcom、vlog、vsim、vlib）以及用于批处理模式工具的传统文件列表，以及用于直接导入单个文件和整个目录的非常简单的GUI向导。
3、全芯片级Linting与单元Linting
ALINT-PRO支持2种不同的linting方法：全芯片级linting和单元linting。两种方法相辅相成，通常应用于设计周期的不同阶段。
完整的芯片级linting运行整个设计层次结构的分析，通用参数的特定值从顶层实例传播到叶子模块，并应用用户定义的时序约束。这种方法对于典型的HDL linting工具来说是传统的，并且更经常在签核期间使用，或者用于需要将整个设计作为一个已经集成的系统同时探索的验证类型（时钟和复位检查、CDC、RDC、DFT）。这种方法假设整个或至少大部分被测设计已经实现。
单元linting是一种相对较新的方法，可以很好地与平面处理相结合模式——一种特殊的细化，它认为HDL设计单元彼此独立，并且使用通用参数的默认值。这种处理风格高度容忍设计中缺失的元素，例如层次结构中尚未实现的部分。这使得单元linting在应用于单个源文件时最有价值，独立于其他文件，以及在设计人员修改文件之后。因此，许多非常有价值的规则检查很早就启用，甚至几乎在编写代码之后立即启用，从而将设计人员的反馈循环从几天或几周压缩到几秒钟。单元linting的一个自然应用是与HDL编辑器的集成，单元linting在后台运行，
单元linting并不能消除使用完整传统linting的需要，因为独立单元的组合可能会在集成后产生额外的问题。但是，系统地应用单元linting可以显着减少签核期间的验证量。
4、检查FPGA设计
ALINT-PRO以最少的设置顺利地支持针对使用Xilinx、Altera、Microsemi和Lattice技术的FPGA实现的设计运行规则检查。ALINT-PRO提供最新版本的FPGA供应商库，这些库是预先构建的、默认安装的，并且预先配置用于高级时序和CDC规则检查。
ALINT-PRO为基于IP的FPGA设计自动设置分层和增量分析流程。每个IP块可以首先单独分析，提取的时序约束可以被提升和重新用于更快的更高级别的设计分析。除非在原始设计环境中重新配置IP块，否则它的主体只分析一次，从而在主FPGA设计的后续运行中节省大量时间。
5、批处理模式流
还可以通过一组丰富的基于TCL的脚本命令访问关键的ALINT-PRO功能。这些脚本可用于自动化设计规则检查、重复设置和报告生成。这些脚本可以在交互式控制台shell或全自动批处理模式下运行。最后，ALINT-PRO能够使用单个命令行shell应用程序调用以真正的批处理模式运行最典型的设计输入和linting场景，这使得它非常适合与更大的回归测试脚本和持续集成环境集成，例如詹金斯。
6、ALINT-PRO™的可用规则库
ALINT-PRO包括基于STARC（半导体技术学术研究中心）和RMM（重用方法手册）设计指南的规则库，它利用了世界各地半导体公司在设计开发中使用的最佳实践。对于安全关键设计，Aldec提供基于DO-254指南的规则库，专注于影响设计稳定性的关键问题分析。对于RISC-V设计社区，ALDEC提供了RISC-V规则插件，该插件基于经过行业验证的最佳IP设计实践和指南。
主要规则插件辅以高度可配置的Aldec Basic和Premium规则库，这些规则库由Aldec在FPGA和ASIC数字设计方面的内部经验驱动，并包括现有ALINT-PRO客户推荐的许多附加功能，以对抗芯片杀手工业规模设计中的问题。ALDEC SV插件针对特定于SystemVerilog设计子集的新型RTL错误。
ALDEC_CDC规则插件将ALINT-PRO转变为全面的CDC和RDC验证解决方案，能够在现代多时钟和多复位设计中进行复杂的时钟和复位域交叉分析和亚稳态问题的处理。ALINT-PRO中的验证策略由三个关键要素组成：静态结构验证、设计约束设置和动态功能验证。前两个步骤在ALINT-PRO中执行，而动态检查通过与模拟器（Riviera-PRO™、Active-HDL™）的集成来实现,和ModelSim®支持）基于自动生成的测试平台。这种方法揭示了RTL模拟过程中潜在的亚稳态问题，否则将需要检测实验室测试。CDC和RDC问题的调试是通过丰富的原理图和HDE交叉探测机制以及综合报告和基于TCL的API实现的，允许浏览综合结果、时钟和复位结构、检测时钟和复位域交叉，并识别同步器。
用于 DRC 和 CDC/RDC 分析的单一框架
ALINT-PRO 具有设计精良、直观的框架，可提供高效的设计分析功能，包括 RTL 原理图查看器、FSM 查看器、时钟和复位查看器、控制原理图查看器、细化查看器、违规查看器，以及用于时钟和复位域交叉分析的 CDC 查看器、RDC 查看器和 CDC 原理图等特殊工具。
通过读取外部项目文件格式（Aldec Active-HDL、Aldec Riviera-PRO、Xilinx Vivado、Xilinx ISE、Intel Quartus）、解释典型的仿真脚本（兼容命令，如 vcom、vlog、vsim、vlib）以及批处理模式工具的传统文件列表，以及用于直接导入单个文件和整个目录的非常简单的 GUI 向导，支持在 ALINT-PRO 中设置用于分析的现有 HDL 设计。
全芯片级轧制与单元轧制
ALINT-PRO 支持 2 种不同的 linting 方法：全芯片级 linting 和单元 linting。这两种方法相辅相成，通常应用于设计周期的不同阶段。
完整的 chip-level linting 将 design的层次结构作为一个整体运行分析，通用参数的特定值从 top-level instances 传播到 leaf 子模块，并应用用户定义的 timing constraints。这种方法是典型 HDL linting 工具的传统方法，更常用于签核期间，或者用于需要一次性探索整个设计作为已集成系统（时钟和复位检查、CDC、RDC、DFT）的验证类型。该方法假设整个或至少大部分被测设计已经实现。
单元 linting 是一种相对较新的方法，可以与 flat 细化模式很好地结合使用 – 一种特殊的细化，它将 HDL 设计单元彼此独立地视为独立，并使用通用参数的默认值。这种处理风格对设计中缺失的元素非常宽容，例如层次结构中尚未实现的部分。这使得单元 linting 在应用于单个源文件时（独立于其他文件）以及在设计人员修改文件后立即使用时最有价值。因此，许多非常有价值的规则检查很早就被启用，甚至几乎在编写代码本身之后就被启用，从而将设计人员的反馈循环从几天或几周压缩到几秒钟。单元 linting 的一个自然应用是与 HDL 编辑器集成，单元 linting 在后台运行，最新版本的 Aldec Active-HDL™ 和 Riviera-PRO™ 以及一些流行的第三方 HDL 编辑器都提供了这种集成。
单元 linting 并不能消除使用完全传统 linting 的需要，因为独立单元的组合可能会在集成后产生额外的问题。但是，系统地应用单元 linting 可以显著减少签核期间的验证量。
检查 FPGA 设计
ALINT-PRO 支持以最少的设置顺利地为使用 Xilinx、Altera、Microsemi 和 Lattice 技术实现 FPGA 的设计运行规则检查。ALINT-PRO 提供最新版本的 FPGA 供应商库，这些库是预构建的，默认安装，并预配置为高级时序和 CDC 规则检查。
ALINT-PRO 为基于 IP 的 FPGA 设计自动设置分层和增量分析流程。可以先单独分析每个 IP block，并且可以提升和重用提取的 timing constraints ，以实现更快的更高级别 design analysis。除非在原始 design 环境中重新配置 IP-block，否则其主体仅分析一次，从而在主 FPGA 设计的后续运行中节省大量时间。
批处理模式流
ALINT-PRO 的关键功能也可以通过丰富的基于 TCL 的脚本命令进行访问。这些脚本可用于自动化设计规则检查、重复设置和报告生成。这些脚本可以在交互式控制台 shell 中运行，也可以在全自动批处理模式下运行。最后，ALINT-PRO 能够使用单个命令行 shell 应用程序调用以真正的批处理模式运行最典型的设计输入和 linting 场景，这使其非常适合与更大的回归测试脚本和持续集成环境（如 Jenkins）集成。
ALINT-PRO™ 的可用规则库
ALINT-PRO 包括基于 STARC（半导体技术学术研究中心）和 RMM（重用方法手册）设计指南的规则库，该指南利用了世界各地半导体公司使用的设计开发最佳实践。对于安全关键型设计，Aldec 提供基于 DO-254 指南的规则库，这些指南专注于影响设计稳定性的关键问题分析。对于 RISC-V 设计社区，ALDEC 提供了 RISC-V 规则插件，该插件基于行业公认的最佳 IP 设计实践和指南。
主要规则插件与高度可配置的 Aldec Basic 和 Premium 规则库相辅相成，这些规则库由 Aldec 在 FPGA 和 ASIC 数字设计方面的内部经验驱动，并包括现有 ALINT-PRO 客户推荐的许多新增功能，以解决工业规模设计中的芯片杀手问题。ALDEC SV 插件针对特定于 SystemVerilog 设计子集的新 RTL 错误。
ALDEC_CDC 规则插件将 ALINT-PRO 转变为全面的 CDC 和 RDC 验证解决方案，能够进行复杂的时钟和复位域交叉分析，并处理现代多时钟和多复位设计中的亚稳态问题。ALINT-PRO 中的验证策略由三个关键要素组成：静态结构验证、设计约束设置和动态功能验证。前两个步骤在 ALINT-PRO 中执行，而动态检查则通过与基于自动生成的测试平台的仿真器（支持 Riviera-PRO™、Active-HDL™ 和 ModelSim®）的集成来实现。这种方法揭示了 RTL 仿真过程中潜在的亚稳态问题，否则需要检测实验室测试。调试 CDC 和 RDC 问题是通过丰富的原理图和 HDE 交叉探测机制，以及全面的报告和基于 TCL 的 API，允许浏览综合结果、时钟和复位结构、检测到的 clock 和 reset domain 交叉以及识别的同步器。
主要功能
时钟和重置网络分析
避免后 RTL 和后综合仿真失配
验证 FSM 描述的正确性
提取的 FSM 和已识别的 FSM 问题的图形探索
代码可移植性和重用
使用 ALDEC_CDC 规则插件进行广泛的 CDC 和 RDC 检查
高级 CDC 和 RDC 调试环境
原理图查看器
DFT 检查
SDC™ 支持
IP 描述的设计约束扩展
后台和批处理运行模式
闪电小编说明：
主要功能包括时钟和复位网络分析、避免RTL后和综合后仿真不匹配、验证FSM描述的正确性、提取的FSM和已识别的FSM问题的图形探索、代码可移植性和重用、使用ALDEC_CDC规则插件进行广泛的CDC和RDC检查、高级CDC和RDC调试环境、原理图查看器、DFT检查、SDC™支持、IP描述的设计约束扩展、后台和批处理运行模式
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